Defekt 'sadzonego jajka'
Jajka na śniadanie są jak najbardziej w porządku, ale jak ma się smażenie jajek i lutowanie PCB? Jako defekt 'jajka sadzonego' określane są spieczone w wyniku nieprawidłowego profilu rozpływowego pozostałości topnika.
Podobnie jak masło wykorzystywane jest do smażenia, produkcja PCB wykorzystuje topnik do lutowania rozpływowego i falowego. Większość osób lubi smażone jajko z lekko chrupiącą skórką, ale w procesie lutowania przypalony topnik może stać się zmorą. Podstawowe składniki popularnego topnika do pasty lutowniczej to żywice stałe i ciekłe, aktywatory, kwasy organiczne i/lub halogenowodorki, rozpuszczalniki, środki żelujące, surfaktanty (środki obniżające napięcie powierzchniowe) oraz środki chelatujące (związki chemiczne, które potrafią związać jony metali w stabilne kompleksy zwane chelatami).
Rysunek: Przykłady efektu 'jajka sadzonego'.
Żródło: The “Fried Egg” Effect in Soldering @ Kyzen
Proces lutowania rozpoczyna się od odparowania lotnych składników topnika, inicjuje aktywację topnika, a następnie podnosi temperaturę łączonych elementów do temperatury wystarczającej do tego, aby lut równomiernie rozpłynął się po wszystkich powierzchniach. Pozostałości zależą od wahań temperatury i czasu ekspozycji na temperatury lutowania w punkcie likwidusu. Nadmierna ekspozycja na fazy wygrzewania i likwidusu może powodować utlenianie (zwęglanie), sieciowanie (polimeryzację) i utwardzanie pozostałości topnika. Na przykład, długi etap wygrzewania powoduje całkowite wysuszenie pasty lutowniczej jeszcze przed osiągnięciem temperatury lutowania rozpływowego. W takim przypadku ciepło generowane w strefie aktywacji topnika spowoduje powstanie usieciowanych pozostałości, których usunięcie będzie wymagało agresywnego czyszczenia. W niektórych przypadkach okno procesu dostosowane do potrzeb późniejszego czyszczenia jest tak wąskie, że skutkuje to bardzo nierównomiernymi wymaganiami wobec etapu mycia.
Optymalne procesy lutowania wymagają temperatury wystarczająco wysokiej, aby lut zwilżył płytkę i komponenty, a jednocześnie wystarczająco niskiej, aby nie uszkodzić lutowanych elementów. Kontrolowane schładzanie zapewnia jednolitość połączeń lutowniczych. Określenie czasu ekspozycji na wysoką temperaturę wymaga dostosowania tempa narastania temperatury nagrzewania i chłodzenia, tak aby były kompatybilne z pastą lutowniczą, komponentami, wykończeniem płytki i procesem czyszczenia. Zastosowanie popularnego profilu ramp-to-spike, z krótszym etapem wygrzewania, zmniejsza ekspozycję układu na ciepło i w efekcie powoduje powstanie pozostałości topnika, które można łatwej usuwać.
Topniki o niskiej zawartości części stałych zostały zaprojektowane tak, aby aktywatory zawarte w topniku ulatniały się podczas lutowania, a pozostałości po lutowaniu nie uszkadzały ani nie wpływały negatywnie na produkt. Pozostawione na płytce, w pełni aktywne topniki są podatne na absorpcję wilgoci, co staje się problemem podczas eksploatacji produktu, bowiem wchłonięta wilgoć aktywuje topnik i może prowadzić do korozji. Innym powodem usuwania topnika jest konieczność wykonania testów. Topniki na bazie kalafonii, po spolimeryzowaniu, są bardzo trudne do przebicia przez igły testowe, co utrudnia lub uniemożliwia przeprowadzenie testów. Ponadto, spieczone pozostałości wpływają na możliwość wizualnej kontroli połączeń lutowanych.
Spieczony topnik oznacza zwęglenie kalafonii lub innego materiału. Materiał ten jest bardzo podatny na absorpcję wilgoci, może też stanowić problem ze względu na zmiany fazowe materiału chemicznego, które zachodzą w pozostałościach po przekroczeniu temperatury wrzenia. Pozostałości te nie są już nieprzepuszczalne dla środowiska i stanowią wyzwanie z punktu widzenia niezawodności produktu.
Trzeba podkreślić, iż obecność efektu ‘jajka sadzonego’ w przypadku spalonego topnika, niezależnie od jego składu chemicznego, jest uważany za defekt we wszystkich klasach wykonania PCB wg. IPC. Definiuje to sekcja 10.6.1 Czystość – pozostałości topnika w IPC-A-610.
Żródła:
The “Fried Egg” Effect in Soldering © Kyzen
Issues of Burnt Flux on Class 3 PCB Assemblies © EPTAC