Coraz trudniej zaprojektować chip. Jeszcze trudniej sprawdzić, czy zadziała. Jacek Rosiak z Cadence o nowej erze półprzewodników

Cadence Design Systems należy do globalnych dostawców technologii dla sektora projektowania elektroniki i półprzewodników. Firma rozwija narzędzia EDA (Electronic Design Automation), oprogramowanie inżynieryjne oraz rozwiązania IP wykorzystywane przy tworzeniu układów scalonych, płytek PCB i systemów SoC (System-on-Chip). Technologie Cadence znajdują zastosowanie m.in. w centrach danych, motoryzacji, komunikacji oraz systemach sztucznej inteligencji.

W Polsce firma działa od 2013 roku, prowadząc prace inżynieryjne i badawczo-rozwojowe w ramach globalnej sieci ośrodków technologicznych. Główna siedziba krajowego oddziału znajduje się w Katowicach, a zespoły projektowe pracują również w Warszawie.

Jednym z obszarów, na których koncentrują się polscy inżynierowie, są wysokowydajne interfejsy komunikacyjne. Zespoły pracują nad rozwiązaniami IP dla standardów PCI Express, USB i Ethernet, a także nad technologiami rozwijanymi z myślą o systemach akceleratorów sztucznej inteligencji, w tym UALink (Ultra Accelerator Link). Portfolio obejmuje zarówno cyfrową warstwę kontrolera i analogową warstwę PHY, jak i narzędzia oraz komponenty Verification IP (VIP), które pozwalają sprawdzać zgodność protokołów i funkcjonalność na poziomie IP, SoC i całego systemu.

Znaczenie takich narzędzi rośnie wraz ze złożonością projektowanych układów. Weryfikacja nie ogranicza się już do sprawdzenia poprawności poszczególnych bloków. Obejmuje również ich wzajemną współpracę i zachowanie całej architektury jeszcze przed powstaniem fizycznego układu. Cadence rozwija m.in. środowiska symulacyjne, platformy wirtualne i emulatory sprzętowe wykorzystywane na kolejnych etapach procesu projektowego.

W Polsce rozwijane są również kompetencje związane z architekturami wieloukładowymi (chiplet-based design), jednym z kluczowych kierunków rozwoju branży półprzewodników. Firma dostarcza rozwiązania wspierające integrację chipletów, w tym interfejsy między strukturami półprzewodnikowymi (D2D – die-to-die) i standardy komunikacyjne takie jak UCIe (Universal Chiplet Interconnect Express), a także narzędzia projektowe i weryfikacyjne umożliwiające budowę skalowalnych systemów dla zastosowań wysokowydajnych (HPC – High Performance Computing) i sztucznej inteligencji (AI).

Wszystkie te obszary wpisują się w model fabless design.

O roli polskiego zespołu w globalnej strukturze Cadence, rozwoju chipletów i nowych interfejsów komunikacyjnych, rosnącym znaczeniu weryfikacji oraz o tym, czy fabless design może stać się polską specjalizacją, rozmawiamy z Jackiem Rosiakiem, Design Engineering Director & Architect w Cadence.

Jak zmieniła się rola polskiego oddziału w globalnej strukturze firmy? Czy Polska odpowiada dziś za konkretne technologie lub obszary produktowe rozwijane dla całej grupy?

Od momentu rozpoczęcia działalności Cadence Design Systems w Polsce w 2013 roku rola polskiego oddziału systematycznie ewoluowała: od lokalnego zespołu inżynieryjnego do ważnego elementu globalnej sieci badawczo-rozwojowej firmy. Obecnie zespoły w Katowicach i Warszawie uczestniczą w pracach nad technologiami wykorzystywanymi globalnie przez klientów Cadence, zwłaszcza w obszarze projektowania i weryfikacji nowoczesnych układów półprzewodnikowych.

Polscy inżynierowie pracują w wyspecjalizowanych obszarach produktowych obejmujących wysokowydajne interfejsy komunikacyjne, technologie IP oraz środowiska weryfikacyjne. Oznacza to, że prace prowadzone w Polsce są częścią globalnych produktów i metodologii Cadence, a nie wyłącznie lokalnych usług inżynieryjnych.

Które elementy PCIe, USB i Ethernet rozwijają inżynierowie w Polsce i jaka część procesu jest realizowana lokalnie?

Polskie zespoły koncentrują się przede wszystkim na projektowaniu i weryfikacji wysokowydajnych interfejsów komunikacyjnych, takich jak PCI Express, USB, Ethernet oraz nowszych protokołów wykorzystywanych w systemach akceleratorów sztucznej inteligencji, w tym UALink (Ultra Accelerator Link). Zakres ten obejmuje bloki IP używane w nowoczesnych układach SoC (System-on-Chip), zarówno po stronie funkcjonalnej, jak i weryfikacyjnej.

W praktyce oznacza to udział polskich inżynierów w dużej części cyklu projektowego: od analizy wymagań i projektowania architektury bloków, przez implementację i integrację bloków cyfrowych oraz analogowych, po tworzenie środowisk weryfikacyjnych, testów i modeli referencyjnych.

Rozwój sztucznej inteligencji stawia przed interfejsami półprzewodnikowymi nowe wymagania. Co oznacza to dla projektantów i gdzie leżą dziś największe bariery technologiczne?

Wymagania systemów AI przesuwają punkt ciężkości projektowania interfejsów w stronę bardzo wysokiej przepustowości, niskich opóźnień, skalowalności połączeń między akceleratorami oraz efektywności energetycznej. Wraz ze wzrostem złożoności systemów AI wydajne połączenia wewnątrz układu stają się krytyczne dla szybkości i energooszczędności całego systemu, a technologie takie jak UALink, UCIe (Universal Chiplet Interconnect Express), PCI Express i CXL (Compute Express Link) są projektowane właśnie pod kątem wymagań przez aplikacje AI.

Obecnie największe bariery technologiczne wiążą się nie tylko z samą prędkością transmisji, lecz także z jej opóźnieniami, integralnością sygnału, koniecznością ograniczania poboru mocy, korekcją błędów oraz z zapewnieniem bezpieczeństwa transmisji, a także możliwością skalowania wielu akceleratorów w jednym systemie. UALink odpowiada na część tych wyzwań jako standard komunikacji pomiędzy akceleratorami AI zapewniający niskie opóźnienia i wysoką przepustowość.

Weryfikacja, a nie samo projektowanie, staje się dziś jednym z głównych wąskich gardeł branży półprzewodników?

Tak, to właśnie weryfikacja jest coraz częściej jednym z głównych ograniczeń w rozwoju zaawansowanych układów. Projektowanie pojedynczych bloków pozostaje trudne, ale największe ryzyko pojawia się na styku wielu elementów: protokołów, domen zegarowych, warstw bezpieczeństwa, oprogramowania, systemu pamięci i komunikacji między blokami. Wraz ze wzrostem złożoności SoC rośnie liczba scenariuszy, które trzeba sprawdzić przed produkcją fizycznego układu.

Weryfikacyjne IP Cadence (VIP – Verification IP) wspierają testowanie na poziomie IP, SoC i systemu, obejmując m.in. weryfikację wieloprotokołowych układów SoC oraz przyspieszoną weryfikację sprzętowo-programową. VIP działają z symulatorem Xcelium Logic i platformą emulacyjną Palladium, a także z symulatorami innych firm, co pokazuje, że sama weryfikacja stała się osobnym, skalowalnym obszarem technologii, a nie tylko końcowym etapem projektu.

Jak zmienia się cykl projektowania chipów dzięki możliwości weryfikacji systemu przed powstaniem fizycznego układu?

Taka możliwość przesuwa ciężar prac na wcześniejsze etapy projektu. Zamiast czekać na krzem, zespoły mogą wcześniej uruchamiać testy funkcjonalne, integrować oprogramowanie, analizować wydajność, sprawdzać scenariusze błędów i wykrywać problemy architektoniczne. Takie podejście skraca pętlę informacji zwrotnej i zmniejsza ryzyko kosztownych poprawek po tape-out.

Platformy Cadence Palladium Emulation i Protium Prototyping to rozwiązania umożliwiające weryfikację układów scalonych przed implementacją w krzemie nawet dla bardzo dużych projektów SoC. Oznacza to, że weryfikacja przestaje być wyłącznie etapem końcowym, a staje się równoległym procesem rozwoju sprzętu, oprogramowania i całego systemu.

Chiplety są już trwałą zmianą w projektowaniu półprzewodników, czy jednak ten standard i ekosystem wciąż są w budowie?

Chiplety to ugruntowany kierunek rozwoju branży, ale jednocześnie ich ekosystem pozostaje w fazie intensywnego dojrzewania. Przejście od układów monolitycznych do architektur wieloukładowych wynika z rosnącej złożoności systemów, ograniczeń procesu technologicznego, kosztów projektowania największych układów scalonych oraz z potrzeby łączenia różnych funkcji lub technologii produkcji w jednym systemie. Architektury oparte na chipletach stają się jednym z kluczowych kierunków rozwoju branży półprzewodników.

Jednocześnie pełna powszechność użycia chipletów wymaga dojrzałych standardów, sprawdzonych interfejsów między strukturami półprzewodnikowymi (D2D – die-to-die), modeli walidacji, narzędzi projektowych oraz ekosystemu dostawców sprzętu. UCIe jest protokołem wspierającym wysokowydajne połączenia o niskich opóźnieniach w architekturach chipletowych przeznaczonych między innymi dla potrzeb AI.

UCIe ma być jednym z fundamentów komunikacji między chipletami. Czego jeszcze brakuje, aby możliwa była ich powszechna integracja niezależnie od dostawcy?

UCIe jest jednym z najważniejszych standardów komunikacji die-to-die, czyli komunikacji pomiędzy różnymi układami lub chipletami w ramach jednego SoC. Jego znaczenie polega na tym, że standaryzuje warstwę komunikacyjną potrzebną do budowy systemów wieloukładowych, podobnie jak PCI Express ustandaryzowało wiele aspektów komunikacji w systemach komputerowych.

Aby integracja chipletów różnych dostawców stała się naprawdę powszechna, potrzebne są nie tylko standardy, ale też interoperacyjność potwierdzona w praktyce, wspólne metodologie testowania, modele referencyjne, sprawdzone IP, jasne zasady odpowiedzialności za błędy systemowe oraz narzędzia do weryfikacji całych konfiguracji wieloukładowych. UCIe umożliwia precyzyjną komunikację między chipletami oraz poprawia skalowalność, efektywność energetyczną i wydajność systemów AI oraz HPC (High Performance Computing), co dobrze pokazuje kierunek rozwoju tego ekosystemu.

Oznacza to, że interfejsy komunikacyjne stają się jednym z kluczowych obszarów walki o efektywność energetyczną systemów AI i HPC?

Tak. W systemach AI i HPC coraz większa część energii zużywana jest nie tylko na obliczenia, ale także na przesyłanie danych pomiędzy akceleratorami, pamięcią i modułami systemu. Im większy model AI i im większa liczba akceleratorów, tym ważniejsze stają się interfejsy o wysokiej przepustowości, niskim opóźnieniu i wysokiej efektywności energetycznej.

Dlatego właśnie projektowanie interfejsów komunikacyjnych staje się jednym z głównych pól optymalizacji całych systemów. Głównymi zaletami rozwiązania UALink firmy Cadence są niskie opóźnienia, wysoka przepustowość i efektywna energetycznie skalowalność akceleratorów AI, natomiast atutem UCIe jest wydajna komunikacja między chipletami w zastosowaniach AI i HPC.

Segment fabless design może być realną polską specjalizacją w europejskim ekosystemie półprzewodników?

Jest to jak najbardziej realne. Polska nie musi konkurować wyłącznie poprzez budowę zaawansowanych fabryk półprzewodników. Może rozwijać kompetencje w projektowaniu, weryfikacji, narzędziach EDA, IP, oprogramowaniu niskopoziomowym oraz integracji systemowej. Działalność Cadence w Polsce wpisuje się w segment projektowy branży półprzewodnikowej, obejmujący projektowanie, weryfikację i rozwój technologii układów scalonych bez prowadzenia własnej produkcji.

To podejście jest szczególnie ważne dla Europy, która potrzebuje nie tylko mocy produkcyjnych, ale także kompetencji projektowych. Polskie zespoły mogą wzmacniać ten łańcuch wartości poprzez specjalizację w zaawansowanych interfejsach, weryfikacji, systemach SoC oraz narzędziach wspierających cały cykl projektowy. Obecność Cadence wzmacnia krajowy ekosystem i przyczynia się do transferu wiedzy technologicznej w obszarach ważnych dla gospodarki cyfrowej.

Jakie kompetencje najtrudniej dziś znaleźć na rynku i czy polskie uczelnie przygotowują specjalistów do pracy przy zaawansowanych układach i EDA?

Najbardziej poszukiwane są kompetencje łączące kilka dziedzin: projektowanie cyfrowych i analogowych układów scalonych, zaawansowaną weryfikację, znajomość protokołów komunikacyjnych, architekturę SoC, pracę z narzędziami EDA, programowanie systemowe oraz rozumienie zagadnień sprzętowo-programowych. Szczególnie cenne są osoby, które potrafią nie tylko projektować i weryfikować układy scalone, ale także rozumieją cały kontekst systemowy: protokół, architekturę oraz wymagania wydajnościowe.

Polskie uczelnie zapewniają solidne podstawy z elektroniki, informatyki i automatyki, ale praca przy zaawansowanych układach półprzewodnikowych wymaga często dalszej specjalizacji już w środowisku przemysłowym. Dlatego kluczowe znaczenie mają praktyki, projekty dyplomowe realizowane z firmami, staże, mentoring oraz kontakt z rzeczywistymi narzędziami EDA i komercyjnymi projektami IP. W praktyce najlepsze efekty daje połączenie dobrego przygotowania akademickiego z intensywnym rozwojem kompetencji w firmach takich jak Cadence.

Co będzie większym ograniczeniem za 5-10 lat: proces technologiczny, komunikacja, energia czy zdolność projektowania i weryfikacji złożonych systemów?

Najprawdopodobniej ograniczeniem nie będzie jeden czynnik, lecz ich kombinacja. Proces technologiczny nadal pozostanie ważny, ale coraz większe znaczenie będą miały komunikacja między układami, efektywność energetyczna oraz zdolność projektowania i weryfikacji bardzo złożonych systemów. W systemach AI i HPC sam wzrost liczby tranzystorów nie wystarczy, jeśli dane nie będą mogły być szybko, niezawodnie i oszczędnie przesyłane między akceleratorami, pamięcią, procesorem i chipletami.