Lattice stawia na małe układy FPGA z inteligencją brzegową
Nie wszystkie układy FPGA są zaprojektowane tak samo. Różne wymagania projektowe i kompromisy prowadzą do optymalizacji danego rozwiązania FPGA pod kątem konkretnej aplikacji. Generalnie, im dokładniej zdefiniowane jest docelowe zastosowanie, tym rozwiązanie może być lepiej zoptymalizowane pod względem wydajności, efektywności energetycznej i współczynnika kształtu.
FPGA są powszechnie wykorzystywane w projektach wymagających dużej elastyczności, z dynamicznie zmieniającymi się wymaganiami, w których koszt układów ASIC byłby nieakceptowalny. Projekty te zazwyczaj obejmują specjalistyczne aplikacje o stosunkowo niewielkich wolumenach produkcji, często na rodzących się dopiero rynkach, gdzie możliwości i standardy szybko ewoluują.
Podczas projektowania przy użyciu układów FPGA w grę wchodzi wiele czynników: środowisko programistyczne, narzędzia projektowe itp. Wszystko zaczyna się jednak od projektu samego komponentu. W przypadku małych platform FPGA (tj. FPGA o gęstości logicznej wynoszącej około 200 tys. komórek logicznych - system logic cells, SLC - lub mniej) kluczowe są takie parametry jak efektywność działania pod względem mocy obliczeniowej, czasu rozruchu, zużycia energii, współczynnika kształtu i bezpieczeństwa.
Przykładem niedawno opracowanej małej platformy FPGA, ukierunkowanej na aplikacje brzegowe AI, jest platforma Nexus 2 od Lattice Semiconductor. Wychodząc naprzeciw zwiększonym wymaganiom obliczeniowym aplikacji brzegowych AI, Nexus 2 oferuje nie tylko ulepszone podsystemy przetwarzania i pamięci, ale także zwiększone możliwości łączności, aby móc obsługiwać wyższe przepustowości danych wymagane przez aplikacje AI. W porównaniu z poprzednią generacją liczba SLC wzrosła ze 130 tys. SLC do 220 tys., liczba DSP wzrosła prawie czterokrotnie, z 156 do 520, a przepustowość SERDES i szybkość transmisji danych LPDDR4 prawie się podwoiły.
Kolejnym kluczowym parametrem brzegowych układów AI są czasy rozruchu, które zależą od pamięci flash, częstotliwości zegara flash, typu interfejsu i rozmiaru danych konfiguracyjnych. W Nexusie 2 Lattice zwiększyła częstotliwość zegara flash z 133 MHz do 160 MHz. Firma ulepszyła również interfejs flash za pomocą DDR xSPI, który jest 4 razy szybszy niż QSPI stosowany w poprzedniej generacji (a także w większości konstrukcji oferowanych konkurencję). Ponadto Nexus 2 osiąga mniejszy rozmiar danych konfiguracyjnych, wykorzystując architekturę tabeli wyszukiwania 4-wejściowego (LUT4).
Inną kluczową cechą małych układów FPGA stosowanych w brzegowych AI jest zużycie energii. Na jego poziom składa się statyczne zużycie energii oraz zużycie dynamiczne, napędzane przez liczbę poziomów logicznych, wymaganych do zaimplementowania funkcji. Ostatnim czynnikiem wpływającym na zużycie energii jest poziom kompromisu między wydajnością a zużyciem energii poprzez optymalizację architektury (LUT4, LUT6, LUT8), dopasowaną do konkretnych aplikacji. Lattice wykorzystuje architekturę LUT4, która jest lepsza pod względem statycznego zużycia energii, jednocześnie zapewniając w większości przypadków wystarczającą wydajność.
Urządzenia edge AI są zazwyczaj ograniczone pod względem rozmiaru, wagi lub kształtu. Lattice twierdzi, że rozmiar Nexus 2 jest od 3 do 5-krotnie mniejszy w porównaniu do konkurencyjnych rozwiązań o podobnych możliwościach. Tę redukcję współczynnika kształtu osiągnięto dzięki zastosowaniu architektury LUT4, zoptymalizowaniu DSP pod kątem typów danych INT8 i zaprojektowaniu bloku SERDES.
Biorąc pod uwagę krytyczną naturę większości urządzeń Edge AI, nie można pomijać kwestii bezpieczeństwa, które można ocenić na dwa sposoby - w jaki sposób komponent odzyskuje sprawność po atakach i w jaki sposób im zapobiega. Wysoce niezawodne układy FPGA są w stanie zminimalizować wpływ ataków, skracając przestoje w przypadku zakłóceń. Dzięki szybkiemu czasowi rozruchu Nexus 2 szybko odzyskuje sprawność przy minimalnej przerwie. Zapobieganie atakom hakerskim oparte jest z kolei na obsługiwanych natywnie algorytmach szyfrowania. Ze względu na ciągle ewoluującą dynamikę kryptografii i rodzajów ataku, kluczem jest zapewnienie, że w drodze aktualizacji urządzenie jest w stanie obsługiwać, radzić sobie z atakami przez cały cykl życia, oceniany na około 15 lat. Niezbędne jest, aby każda platforma FPGA obsługiwała algorytmy kryptograficzne post-kwantowe lub przynajmniej miała możliwość uaktualnienia się do tego poziomu. Szacuje się, że około 2030 roku dostępne będą komputery kwantowe o znaczeniu kryptograficznym, a więc ma to nastąpić w przewidywanym cyklu życia platformy Nexus 2. W efekcie platforma ta nie tylko obsługuje sprawdzone uwierzytelnianie ECDSA-521 i RSA4k, ale także obsługuje algorytmy post-kwantowe, takie jak AES-GCM i SHA-3.
Zapraszamy na TEK.day Wrocław, 6 marca 2025. Zapisz się tutaj!
